Por que o Substrato de Carboneto de Silício (SiC) é o gargalo que importa
Cada dispositivo de potência em carboneto de silício começa numa monocristal. Antes da camada epitaxial, do MOSFET ou de um inversor de tração de 1200 V, há o substrato 4H-SiC — a wafer monocristalina que suporta todo o dispositivo. À medida que os inversores de tração de veículos elétricos, os carregadores ultrarrápidos de 800 V, os inversores de string fotovoltaicos, o armazenamento à escala da rede e os acionamentos de motores industriais migram dos IGBTs de silício para os MOSFETs SiC, o substrato tornou-se o nó da cadeia de abastecimento que mais limita diretamente o rendimento, o custo e a entrega.
A China opera hoje a maior capacidade instalada mundial de crescimento de cristais SiC e processamento de substratos, abrangendo o crescimento de bolacha por transporte de vapor físico (PVT), corte, retificação, polimento e epitaxia. Para as equipas de aprovisionamento que procuram escala competitiva em custo, a China é a região de aprovisionamento por defeito para substratos SiC — desde que saiba escrever uma especificação que os fornecedores cumpram. Este guia apresenta os parâmetros, as vias de fornecimento e a disciplina de qualificação que separam uma wafer com rendimento em produção de uma que destrói silenciosamente os dies.
Substrato vs. Wafer Epitaxial: não confunda os dois
Um erro frequente do comprador é tratar “wafer SiC” como um só produto. São dois:
- Substrato: a wafer monocristalina 4H-SiC polida que fornece a base da rede cristalina. Este é o tema deste guia.
- Wafer epitaxial: um substrato com uma camada 4H-SiC de grau dispositivo crescida por CVD por cima. É uma compra separada com a sua própria especificação.
Comprar bem o substrato é um pré-requisito para comprar bem a epi. Especifique e qualifique-os como itens de linha distintos.
Defina a classe do dispositivo antes da wafer
A classe de tensão do dispositivo alvo orienta tanto a qualidade do substrato como a epi que mais tarde empilhará:
- Classe 650 V: carregadores embarcados, fontes de servidor, acionamentos industriais — mais tolerante no orçamento de defeitos.
- Classe 1200 V: inversores principais de VE e carregamento rápido de 800 V — o motor de volume em 2026, exige contagens de dislocação de plano basal (BPD) muito baixas.
- Classe 1700 V+: ferroviário, rede e indústria pesada — camadas de deriva espessas, substratos mais estritos.
Confirme com a engenharia a classe do dispositivo alvo e a topologia antes de emitir qualquer pedido de cotação. A especificação de substrato necessária para um MOSFET de 1200 V não é a necessária para um interruptor RF.
A sua tabela de especificação RFQ: o que deve constar na ordem de compra
Especificações vagas são a causa nº 1 de material de entrada rejeitado. Fixe estes parâmetros com o certificado de análise (COA) do fornecedor antes de encomendar:
| Parâmetro | Especifique | Gama típica 2026 |
|---|---|---|
| Diâmetro | 150 mm (6 polegadas) corrente; 200 mm (8 polegadas) em rampa | 150,0 ± 0,2 mm |
| Polítipo / orientação | 4H-SiC, 4° fora do eixo (0001) para <11-20> | — |
| Resistividade | n-tipo (baixa ρ) para deriva MOSFET; semi-isolante (alta ρ) para RF | n-tipo 0,015–0,025 Ω·cm; SI > 1e5 Ω·cm |
| Densidade de microtúbulos | Alvo zero microtúbulos | 0 cm⁻² (máx. 0,1) |
| BPD / TSD / TED | BPD baixo crítico para rendimento bipolar | BPD < 200 cm⁻²; TSD < 500 cm⁻²; TED < 2000 cm⁻² |
| Espessura | Combinar com manuseio e plano de epi | 350–500 µm (6 polegadas) |
| Rugosidade superficial (Ra) | Acabamento CMP, medido por AFM | < 0,5 nm |
| TTV / bow / warp | Apertado para uniformidade de epi | TTV < 5 µm; bow < 15 µm |
| Exclusão de borda | Definir área útil | 3–5 mm |
| Referência do lado frontal | Entalhe ou borda plana, marca de orientação | Por desenho |
| Embalagem | Cassete por wafer, anti-ESD | Purga N₂, barreira de humidade |
Especifique, não confie em promessas
Avalie o próprio produto. Um regime de entrada orientado por especificação protege o rendimento melhor do que qualquer credencial em papel:
- Exija um COA com mapas. Insista em mapas de resistividade por wafer, mapas de espessura e mapas de dislocação — não números de ponto único.
- Execute inspeção de entrada. Use XRD para polítipo e orientação, Raman ou UV para qualidade cristalina, AFM para rugosidade, e ataque KOH mais microscopia ótica para dislocações. Uma pequena verificação de metrologia de terceiros no primeiro lote paga-se a si própria.
- Qualifique por lote de amostra. Alimente lotes pela sua linha ou por um laboratório e correlacione a densidade de defeitos do substrato com o rendimento final do dispositivo antes de aumentar o volume.
- Escreva os limites de aceitação no contrato. Estabeleça no PO o máximo admissível de BPD, microtúbulos e TTV para que as disputas sejam quantificáveis.
Vias de fornecimento: grower de bolacha, casa de substratos ou integrado?
A cadeia de substratos SiC da China oferece três vias:
- Casas de substratos integradas: crescem a bolacha e acabam a wafer numa só linha; ideais para programas de grande volume e design fixo com um único responsável pela qualidade.
- Growers de bolacha dedicados que abastecem fábricas de substratos: flexíveis em volume mas exigem controlo de entrada mais forte na fase de corte/polimento.
- IDM / fabricantes de módulos que compram substratos: adequados a clientes verticalmente integrados que acabam a epi e os dispositivos internamente.
Para compradores no estrangeiro, uma casa de substratos com histórico de exportação comprovado e uma segunda fonte redundante reduz o risco de prazo e geopolítico. Confirme cedo a postura de controlo de exportação e duplo uso; substratos semi-isolantes de grau RF recebem mais escrutínio de licenciamento do que os n-tipo de grau potência.
Estrutura de custos e alavancas de negociação
O custo do substrato é governado pelo rendimento da bolacha — o crescimento de cristal PVT é o gargalo — mais corte, retificação e polimento, e finalmente pelo seu orçamento de defeitos. A rampa de 200 mm (8 polegadas) está a baixar o custo por centímetro quadrado, mas wafers de 8 polegadas de baixo defeito ainda têm prémio. Use estas alavancas:
- Compromisso de volume para garantir preço de buffer.
- Qualificação multi-fonte para evitar dependência de um único fornecedor.
- Acordo de longo prazo (LTA) ligado a marcos de rendimento.
- Consignação ou inventário gerido pelo fornecedor para procura estável.
Modele o custo total de posse: uma wafer barata com BPD alto pode anular a poupança em devoluções em campo. Preço por wafer é a métrica errada; preço por die bom é a certa.
Logística, embalagem e documentos
- Embalagem: cassete por wafer, blindagem anti-ESD, purga N₂, dessecante dentro de saco de barreira de humidade. Vibração e estática são os dois assassinos em trânsito.
- Código HS: wafers SiC de grau semicondutor costumam cair em HS 3818.00 (preparações para dispositivos semicondutores) ou 8541.90 (partes de dispositivos semicondutores). Confirme o código exato com o seu despachante para o país de importação.
- Prazo: substratos qualificados de 6 polegadas tipicamente demoram 8–16 semanas; especificações mais estritas estendem-no. Planeie o reabastecimento em conformidade.
- Incoterms e documentos: comum FOB Xangai ou Shekou; solicite fatura comercial, lista de embalagem, certificado de origem e COA em cada envio.
Cinco armadilhas que custam aos compradores
- Tratar o grau do substrato como igual à especificação da epi. Um bom substrato pode ainda crescer uma epi má; qualifique cada um separadamente.
- Aceitar BPD alto. As dislocações de plano basal geram falhas de empilhamento em dispositivos bipolares e destroem o rendimento.
- Ignorar TTV e bow. Quebram a uniformidade de epi e o manuseio da wafer na ferramenta.
- Saltar mapas de PL/ataque de entrada. O que não mede, não gere.
- Subestimar prazo e risco ESD. Ambos param a sua linha.
Lista de verificação RFQ (pronta a copiar)
| Item | Confirme antes de encomendar |
|---|---|
| Diâmetro e orientação | 150 mm, 4H-SiC, 4° fora do eixo |
| Resistividade e tipo | n-tipo (potência) ou SI (RF) |
| Limites de defeito (contratuais) | BPD, microtúbulos, TSD/TED máximos |
| Rugosidade, TTV, bow | Ra < 0,5 nm; TTV < 5 µm |
| COA com mapas | resistividade, espessura, dislocação por wafer |
| Qualificação por lote de amostra | correlação de rendimento acordada |
| Embalagem e prazo | cassete N₂, 8–16 semanas |
| Código HS e documentos | confirmado com despachante |
Perspetiva de mercado 2026
Com a rampa de linhas de 200 mm e a escalagem da capacidade de substratos da China, 2026 é o ano em que o custo por wafer de substrato SiC cai enquanto a disponibilidade alarga — mas o material de 8 polegadas de baixo defeito mantém-se apertado e com prémio. Os compradores que hoje fecham acordos de dupla fonte e disciplinam a inspeção de entrada absorverão o pico de procura de VE e carregamento de 800 V sem erosão de margem.
Conclusão
Aprovisionar um substrato de carboneto de silício (SiC) é menos sobre encontrar a wafer polida mais barata e mais sobre desriscar a fundação de todo o seu dispositivo. Defina a classe do dispositivo, fixe a especificação, qualifique duas fontes por lote de amostra e negoceie pelo custo por die bom. As equipas que constroem esta disciplina hoje liderarão a próxima vaga de concursos de VE, carregamento rápido e fotovoltaico.
LiiFoo ajuda compradores no estrangeiro a construir um processo de aprovisionamento na China orientado por especificação para substratos SiC — da especificação RFQ e qualificação por lote de amostra à revisão de COA, inspeção de entrada e logística completa. Peça uma cotação e fixe a especificação de substrato certa para o seu programa de 2026.
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